veriflow-cc — fiche et historique
Pipeline RTL VeriFlow-CC piloté par Claude Code, automatisant la conception de puces de l'architecture à la synthèse avec iVerilog et Yosys.
Reformulée en français
- Langage
- Python
- Création
- Dernière activité
- Topics
- ai-agents
- chip-design
- claude-code-skill
- claude-code-skills
- degital-design
- digital
- eda-automator
- hdl
- iverilog
- llm-agents
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- verilog
- yosys
Mesure actuelle
50étoiles GitHub+1 (+2.0 %)
progression mesuréeLe momentum utilise les relevés disponibles des 7 derniers jours : mesuré avec au moins deux relevés comparables, estimé sinon.
Historique des relevés
| Date | Valeur | Métrique |
|---|---|---|
| 50 | étoiles GitHub | |
| 50 | étoiles GitHub | |
| 50 | étoiles GitHub | |
| 50 | étoiles GitHub | |
| 50 | étoiles GitHub | |
| 49 | étoiles GitHub | |
| 48 | étoiles GitHub | |
| 45 | étoiles GitHub | |
| 45 | étoiles GitHub | |
| 45 | étoiles GitHub | |
| 45 | étoiles GitHub | |
| 45 | étoiles GitHub | |
| 44 | étoiles GitHub | |
| 44 | étoiles GitHub | |
| 43 | étoiles GitHub | |
| 43 | étoiles GitHub | |
| 42 | étoiles GitHub | |
| 42 | étoiles GitHub | |
| 42 | étoiles GitHub | |
| 42 | étoiles GitHub | |
| 42 | étoiles GitHub | |
| 42 | étoiles GitHub |
Classements
- Domaines
- Type
- Agents
- Usages