veriflow-cc
AgenteGitHubAttivoPython
VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.
Provenienza della descrizione: Fonte originale
Misurato: 20 ott 2026 · 68 osservazioni
Domini & Utilizzi
- Domini
- Agenti, skill e MCP
- Utilizzi
- Flussi di lavoro
Verifica alla fonte
Verifica compatibilità e requisiti nella documentazione ufficiale.
https://github.com/bjwanneng/veriflow-ccClassificazioni
- Natura
- Strumento
Storico delle misure
Le letture confrontabili sono raggruppate per segnale e unità.
Stelle
55stelle · 20 ott 2026
+13 (+31 %)dal 11 ago 2026
Valori esatti · 68 rilevazioni
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