ツールの説明は英語です。

veriflow-cc — ツール情報と履歴

VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.

活動中

公式情報源 ↗

言語
Python
作成日
最終活動
トピック
  • ai-agents
  • chip-design
  • claude-code-skill
  • claude-code-skills
  • degital-design
  • digital
  • eda-automator
  • hdl
  • iverilog
  • llm-agents
  • rtl-design
  • verilog
  • yosys

現在の測定値

50GitHubスター+1 (+2.0 %)
測定済み成長

Momentum uses available readings from the last 7 days: measured with at least two comparable readings, estimated otherwise.

測定履歴

90 日 · 90 件まで
日付指標
50GitHubスター
50GitHubスター
50GitHubスター
50GitHubスター
50GitHubスター
49GitHubスター
48GitHubスター
45GitHubスター
45GitHubスター
45GitHubスター
45GitHubスター
45GitHubスター
44GitHubスター
44GitHubスター
43GitHubスター
43GitHubスター
42GitHubスター
42GitHubスター
42GitHubスター
42GitHubスター
42GitHubスター
42GitHubスター

分類

分野
種類
エージェント
用途