veriflow-cc

智能体GitHub活跃Python

VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.

描述来源: 原始来源

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测量时间: 2026年10月20日 · 68 次观测

领域 & 用途

领域: 智能体、技能与 MCP
用途: 工作流

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请在官方文档中核实兼容性和前提条件。

https://github.com/bjwanneng/veriflow-cc

测量历史

可比较的读数按信号和单位分组。

星标

55星标 · 2026年10月20日

+13 (+31 %)自 2026年8月11日起

精确数值 · 68 次测量

测量时间	星标	变化
2026年10月20日	55	0
2026年10月19日	55	+1
2026年10月18日	54	0
2026年10月17日	54	0
2026年10月16日	54	0
2026年10月15日	54	0
2026年10月14日	54	+1
2026年10月13日	53	0
2026年10月12日	53	+1
2026年10月11日	52	0
2026年10月10日	52	0
2026年10月9日	52	0
2026年10月8日	52	0
2026年10月7日	52	0
2026年10月6日	52	0
2026年10月5日	52	0
2026年10月4日	52	+1
2026年10月3日	51	0
2026年10月2日	51	0
2026年10月1日	51	-1
2026年9月30日	52	0
2026年9月29日	52	0
2026年9月28日	52	0
2026年9月27日	52	0
2026年9月26日	52	0
2026年9月25日	52	0
2026年9月24日	52	+1
2026年9月23日	51	0
2026年9月22日	51	0
2026年9月20日	51	0
2026年9月19日	51	0
2026年9月18日	51	0
2026年9月17日	51	0
2026年9月16日	51	0
2026年9月15日	51	+1
2026年9月14日	50	0
2026年9月13日	50	0
2026年9月12日	50	0
2026年9月11日	50	0
2026年9月10日	50	0
2026年9月9日	50	0
2026年9月8日	50	0
2026年9月7日	50	0
2026年9月6日	50	0
2026年9月5日	50	0
2026年9月4日	50	0
2026年9月2日	50	0
2026年8月31日	50	0
2026年8月30日	50	0
2026年8月29日	50	0
2026年8月28日	50	+1
2026年8月27日	49	+1
2026年8月26日	48	+3
2026年8月25日	45	0
2026年8月24日	45	0
2026年8月23日	45	0
2026年8月22日	45	0
2026年8月21日	45	+1
2026年8月20日	44	0
2026年8月19日	44	+1
2026年8月18日	43	0
2026年8月17日	43	+1
2026年8月16日	42	0
2026年8月15日	42	0
2026年8月14日	42	0
2026年8月13日	42	0
2026年8月12日	42	0
2026年8月11日	42	·

领域 & 用途

到信息源核实

分类

测量历史