工具说明为英文。
veriflow-cc — 工具资料与历史
VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.
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- Python
- 创建时间
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当前测量
50GitHub 星标+1 (+2.0 %)
实测增长Momentum uses available readings from the last 7 days: measured with at least two comparable readings, estimated otherwise.
测量历史
| 日期 | 数值 | 指标 |
|---|---|---|
| 50 | GitHub 星标 | |
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| 44 | GitHub 星标 | |
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| 43 | GitHub 星标 | |
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| 42 | GitHub 星标 | |
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分类
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- 用途