veriflow-cc
智能体GitHub活跃Python
VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.
描述来源: 原始来源
测量时间: 2026年10月20日 · 68 次观测
领域 & 用途
- 领域
- 智能体、技能与 MCP
- 用途
- 工作流
到信息源核实
请在官方文档中核实兼容性和前提条件。
https://github.com/bjwanneng/veriflow-cc分类
- 类型
- 工具
测量历史
可比较的读数按信号和单位分组。
星标
55星标 · 2026年10月20日
+1 (+1.9 %)自 2026年10月14日 起
精确数值 · 7 次测量
| 测量时间 | 星标 | 变化 |
|---|---|---|
| 55 | 0 | |
| 55 | +1 | |
| 54 | 0 | |
| 54 | 0 | |
| 54 | 0 | |
| 54 | 0 | |
| 54 | · |